کنفرانس مهندسی برق ایران

صفحه اصلی / سی و دومین کنفرانس بین المللی مهندسی برق

بررسی روابط توان دوم برای اعداد باینری با تمرکز بر طراحی و پیاده سازی مدار برای ورودی 4 بیت مثبت و منفی در پروسه استاندارد 0.18 µm CMOS

نویسندگان :

احمد احمدزاده¹ امیر فتحی² بهبود مشعوفی³

1- Urmia University 2- دانشگاه ارومیه 3- Urmia University

کلمات کلیدی :

مدار مربع گیر،رمزگشا،تسهیم کننده،گیت انتقالی،CMOS،0.18 µm

چکیده :

بدست آوردن توان دوم یک عدد دیجیتال در موارد زیادی از جمله پیاده سازی توابع ریاضی، محاسبه مقدار موثر یک سیگنال، در پردازنده های سیگنال دیجیتالی و فیلترها ، ... نقش مهمی ایفا می کند. پیاده سازی مستقیم آن با استفاده از ضرب عدد در خودش امکان پذیر است ولی این کار با توان مصرفی بالا، مساحت اشغالی زیاد و تاخیر نامطلوبی در تراشه همراه خواهد بود. یک روش بهتر می تواند پیاده سازی مستقیم مدار مذکور باشد که برای اعداد با تعداد نهایتا 4 یا 5 بیت ممکن می باشد. برای تعداد بیت های بالاتر باید از ساختارهای بهینه شده و یا توسعه یافته کمک گرفت. در این مقاله ضمن بررسی چالش های محاسبه توان دوم اعداد باینری، مدارات مربع گیر 4+ ،4- و4± بیتی پیشنهاد شده است. تاخیرها و توان مصرفی آنها به ترتیب 0.135 ، 0.235 ، 0.29 نانو ثانیه و 0.41 ، 0.39، 0.62 میکرو وات می باشند که نسبت به موارد مشابه، مقادیر بسیار کمتری می باشند. پیاده سازی به روش رمزگشاهای بهینه شده مبتنی بر تسهیم کننده ها و گیت های انتقالی در پروسه استاندارد 0.18 µm CMOS انجام گرفته است. نرم افزارهای Hspice و Cadense Virtuso برای انجام شبیه سازی ها به کار رفته اند.